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RTL集成电路的时序深度

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【作者】 高燕沈理

【Author】 GAO Yan, SHEN Li(Institute of Computing Technology,Chinese Academy of Sciences,Beijing 100080,China)

【机构】 中国科学院计算技术研究所中国科学院计算技术研究所 北京100080北京100080

【摘要】 在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系 ,并结合实例分析了二者在高层次测试生成中的应用 .高层次行为信息的提取也将为高层次设计和验证提供方便 .

【基金】 国家“8 6 3”高技术研究发展计划资助项目 ( 2 0 0 1AA11110 0 )
  • 【分类号】TN402
  • 【被引频次】1
  • 【下载频次】55
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