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用于时钟恢复电路的高速集成锁相环设计研究

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【作者】 王小力刘刚

【Author】 WANG Xiao-li1,2,LIU Gang1 (1.Institute of Very-Large-Scale-Integrated technology,Xi’an Jiaotong University,Xi’an,710049; 2.Xinjiang University,Urumqi,Xinjiang,830046,China)

【机构】 西安交通大学VLSI设计研究中心新疆大学

【摘要】 本文在0.25μm CMOS工艺下设计实现了一种可用于STM-16标准时钟恢复电路的锁相环模块.在理论分析基础上,分别采用Alexander结构、改进型电流舵开关技术、Maneatis环形振荡器结构设计了锁相环模块中的鉴相器(PD)、电荷泵和压控振荡器电路,并完成了整个锁相环模块的优化.经Hspice仿真实验,设计实现的锁相环中心频率为2.5 025 GHz,在3.3V电源电压下的功耗为40 mW,环路带宽为60 MHz,锁定时间约为640 ns,满足性能设计需求,并具有低功耗、低电源电压、低噪声等特点,研究结果对于光纤通信系统、FM解调器、立体声解调器、声音检测器、频率分析仪和其他很多应用都要重要价值.

【基金】 教育部科学技术重点项目资助(03151)
【所属期刊栏目】 研究精粹 (2009年01期)
  • 【分类号】TN432
  • 【被引频次】2
  • 【下载频次】155
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